【FPGA】仿真和烧录

文章概览

vivado 可以仿真和烧录，但是体积有 100G 大。

可以用 modelsim + 国产软件 TD 代替，分别负责仿真和烧录

modelsim 仿真

参见视频教程

1. 编写 .v 和 .vt 文件，其中 .vt 文件包含仿真参数
2. 添加对应文件，编译，运行仿真

.vt 文件编写

// 结构说明

`timescale 1 ps/ 1 ps		//设定仿真步长
module first_vt();			// module后面接文件名，比如此文件名为first_vt.vt

reg clk;					// .v文件里input对应reg
reg rst;                                   
wire clkout;				// .v文件里output对应wir

// 首先是.v文件名；后面i1不要改，是变量总名字；下面格式都那样
first i1 (
	.clk(clk),
	.clkout(clkout),
	.rst(rst)
);

// 初始化变量值
initial                                                
begin                                                  
    rst=1;				//模拟复位信号按下
	#20 rst=0;			//#20 = 延迟50ns后按键松开
	#20 rst=1;
	#8000 $stop;        // 终止仿真                     
end

// 设置时钟类型的
always                                                                
begin                                                  
    #50 clk=1; 			//生成时钟信号，#50 = 延迟50ns
	#50 clk=0;                                     
end                                                    
endmodule

仿真操作

• 新建项目： file->new->project

• 新建或导入 .v 和 .vt 文件

• 编译：在project栏右键文件->compile->compile all

  编译后，两文件身上有绿色对号，可以在 library 栏看到新出现了 work，点开有刚编译文件

• 仿真：在libary栏右键.vt文件->simulate

  

注意：.v 和 .vt 文件名不可一样

vivado烧录

1. 写好 .v 文件
2. 配置引脚Layout->I/O Planning
3. 生成原理图 左侧Run Synthesis

4. 生成电路图 左侧Run Implementation

5. 生成.bit文件 Generate Bitstream

6. 烧录

   插上板子，连接 左侧与Generate Bitstream下面的Open Hardware Manager->open target->auto connect

   选中 .bit 文件 Open Hardware Manager->Program Device（文件位置一般为 project/xxx.runs/impl/xxx.bit）点击 program

多想多做，发篇一作